华为发布“韬(τ)定律”：中国首次在全球半导体领域定义产业新规则

5月25日，在上海第56届国际电路与系统研讨会（ISCAS 2026）现场，华为公司董事、半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的演讲，正式向全球产业界抛出一个以希腊字母命名的新概念——“韬(τ)定律”（Tau Scaling Law）。这里的τ是电路理论中的“时间常数”，代表信号从一种状态切换到另一种状态所需的基础耗时。这不是一款新产品的发布，而是一条指导半导体产业演进的全新原则。

过去六十余年，全球半导体只有一个真正的“宪法”——摩尔定律。每隔约两年把晶体管做小一代，靠几何缩微换取更高的集成度和性能。但这条路正在逼近物理与经济的双重极限，3纳米往下，每一代制程的研发与建厂成本呈指数级飙升，单芯片设计预算动辄突破十亿美元，而单位晶体管成本反而不再下降，性能提升的边际收益越来越薄，量子隧穿、漏电与散热等问题让单纯依赖几何微缩越来越象在物理规律的悬崖边跳舞。何庭波在署名论文《A Time Scaling Theory for Multi-Layer Electronic Systems》中直指问题的本质：摩尔定律的核心从来不是“变小”本身，而是让信号更快到达目的地，本质是时间的压缩；既然如此，为什么不干脆以时间本身作为优化目标？

这就是“韬定律”的逻辑出发点：提出以“时间(τ)缩微”替代“几何缩微”，把跨越晶体管开关（皮秒级）到数据中心任务响应（秒级）整整十二个数量级的性能问题，收敛到一个统一的度量衡之下。它不否定摩尔定律，而是把几何缩放降格为众多τ缩减手段之一，让封装、存储带宽、互联架构的权重不亚于晶体管工艺节点，甚至更为关键。

在技术框架上，何庭波将半导体演进锚定在特征时间常数 τ 这一统一度量衡上，将其拆解为一条从器件到系统的四层时延链。在此基础上，她提出了一套贯穿器件、电路、芯片、系统的四层级协同优化体系，并强调这四层绝非各自独立的局部调参，而是必须围绕压低系统级 τ 形成传导链：

器件层从材料和结构上优化晶体管，把晶体管的本征开关延迟（即器件级 τ 的下限）往下压。

电路层依靠“逻辑折叠（LogicFolding）”突破传统平面布局，在三维空间中对逻辑单元进行拓扑重组，将频繁通信的模块“折”到一起，大幅缩短关键路径走线、降低 RC 传播延迟，将芯片的一部分关键性能跃升，不再追求极致的物理微缩，而是通过巧妙的空间布局重组获得。

芯片层通过“软件—架构—芯片”全栈协同设计，依据真实工作负载精细调控指令流与数据流，提升并行度，压低端到端执行时间；

系统层则定义灵衢总线、重构互联协议，实现超节点统一内存编址与原生内存语义，砍掉端到端消息传递与同步的冗余耗时。

更为关键的是，每一层的τ优化必须传导到系统层才算真正兑现价值，于是工艺工程师、电路设计师、架构师与系统工程师终于可以通过一套共同语言——“τ”来对话，而这一点恰恰是半导体产业六十年未曾真正实现的。

这条路径并非空想。何庭波披露，过去六年华为基于这套方法论已成功设计并量产381款芯片，覆盖千行百业。未来在2026年秋季面世的新一代麒麟芯片，将成为首款完整搭载逻辑折叠技术的商用产品。华为进一步给出远期判断：到2031年，基于韬定律路径的高端芯片，其能效可达到1.4纳米制程的水平。换言之，不依赖最极致的EUV光刻节点，也能逼近前沿性能天花板。在接受新华社专访时，何庭波提到：“除了物理极限，华为受到制裁，比同行更早遇到这堵‘墙’。7纳米、5纳米、3纳米、2纳米……数字越来越小，很快逼近物理极限，而且也变成过于单一的判断标准。”她把这次转向概括为——“回到原点，寻找另外一条路”。

参考资料 

1. 新华社（新华网）. 《华为董事揭秘“韬（τ）定律”：没有退路就是胜利之路》. 2026年5月27日.

2. 何庭波. 在ISCAS 2026上的主旨演讲《半导体新路径探索与实践》. 2026年5月25日.

3. 何庭波（He Tingbo）. A Time Scaling Theory for Multi-Layer Electronic Systems. 中国科学院科技论文预发布平台（ChinaXiv）,2026年5月25日.